[心得] 面試心得(聯發科創發科瑞鼎台積) - tech | 全台ATM分佈網
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...[心得]面試心得(聯發科/創發科/瑞鼎/台積).看板Tech_Job.時間2020-07-1009:12:05.留言90則留言，58人參與討論.推噓41(44推3噓43→).科技版的各位 ...
科技版的各位前輩大家好 先謝謝版上的心得文，小弟受益良多 也非常感謝每一位願意花時間與我面試的主管
取之於科技版，回饋一下自己的面試心得 背景 高科學碩，多益綠色 碩士論文是影像處理相關的硬體實現 IC Contest 決賽入選
TSRI-晶片實作課程，含下線 TSRI-System Verilog課程 跨校修課-成功大學數位IC設計-班高標
按照面試的時間線做排序 ★聯發科技 部門簡介 前身為雷凌科技，主要做 Wifi 晶片 新人可以不懂 Wifi
spec，進去會有人帶 部門主要做驗證，職缺是做 Design Verification 一對一，面試時間約 2 小時
發哥的面試是可以準備簡報檔的，所以我有自己帶筆電過去 所以主要的問題都是圍繞在我的學經歷和做過的作品上
像是可不可以做優化、有沒有試過其他解法？ 還有問 System Verilog 和 Verilog 相比起來有什麼優勢 簡述
System Veilog 的特色、晶片下線課程的經驗 是否有 APR 的經驗，繞線塞車要怎麼解
論文方面問我為什麼要做這個題目、可以在哪裡應用、演算法 簡報完之後主管想看我的 Coding-Style
所以我用遠端連回實驗室的電腦，打開幾個.v檔 隨機指幾行程式碼，問說是在做什麼的或是問有沒有可以在優化的 像是 addr ==
1023 這個還可以有其他寫法嗎？ 看完之後主管問我怎麼沒有多用 function 和 module 之後還問 C++ 的問題
class 是什麼、功能是什麼、簡述繼承的例子、是否用過 class extend 主管感覺人蠻好的，最後也給我很高的評價
說我學界學得很夠，就缺來業界磨練，不知道是不是客套話 面試的最後要交回一張問卷，上面有一題是要打勾 "不" 感興趣的部門
第一次面試，太緊張沒看清楚就打勾，恩... 結果：無聲卡 ★聯發科技 部門簡介 部門是做網路相關的混訊設計，偏向數位端
屬於網路七層中的後三層 職缺是做 Mixed Signal Circuit Design 一對一，面試時間約 2 小時
簡報檔跟上一場大同小異，這次也有帶筆電過去 這次面我的是一位經理，感覺得出來能力很強 面試問得很深，感覺想測試我的反應能力跟抗壓性
每一個作品都被質疑 為什麼要用這個做法？你怎麼...
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